The Gate-All-Around Transistor is Coming
3-Second Blueprint (English)
- Shrinking FinFETs suffers Drain-Induced Barrier Lowering, where source-drain electric fields steal gate control and leak standby power.
- GAAFETs stack epitaxial silicon and sacrificial silicon-germanium layers, then selectively etch SiGe to suspend pure silicon nanosheets.
- Atomic Layer Deposition wraps gate oxide and metal around all four channel sides, paving the roadmap toward Forksheet and 3D CFET nodes.
GAAFET NanosheetsAtomic Layer DepositionShort-Channel DIBLTSMC N2 Fabrication
3-Sekunden-Fazit (Deutsch)
- Bei winzigen FinFETs stören Source-Drain-Felder die Gate-Kontrolle (DIBL) und verursachen hohe Leckströme im Standby-Betrieb.
- GAAFETs stapeln epitaktische Silizium- und Opferschichten aus Siliziumgermanium, die selektiv weggeätzt werden, um Nanosheets freizulegen.
- Atomlagenabscheidung (ALD) umschließt die Kanäle allseitig mit Gate-Oxid und Metall und ebnet den Weg zu Forksheet- und 3D-CFET-Chips.
GAAFET-NanosheetsAtomlagenabscheidung (ALD)Kurzkanaleffekte (DIBL)TSMC-N2-Halbleiterprozess
Note / Hinweis: Blueprints are AI-generated educational summaries (0% Politics · 0% Religion · 0% Brainrot) and do not constitute medical, legal, or financial advice. / KI-generierte Zusammenfassung zu Bildungszwecken – ersetzt keine medizinische, rechtliche oder finanzielle Fachberatung.